SystemVerilog는 다양한 유형의 array를 제공하여, 복잡한 데이터 구조를 구축하는데 많은 유연성을 제공한다. Static arrays Dynamic arrays Associative arrays Queues 1. Static Arrays 정정 배열은 컴파일하기 전에 크기가 알려진 배열이다. 아래 예제에서는 8 bit 정적 배열이 선언되고 일부 값이 할당되고 반복되면서 해당값을 출력한다. // (a) module tb; bit [7:0] m_data; initial begin m_data = 8'h5a; for(int i=0; i